芯片堆叠新工艺使高带宽存储器集成密度翻两番

背景

随着人工智能大模型对计算和存储需求的急剧攀升，高带宽存储器（HBM）已成为GPU等AI加速器的核心瓶颈之一。当前商用HBM主要通过硅通孔（TSV）和微凸点技术堆叠多层DRAM芯片，但层数受限于热管理、翘曲控制和工艺精度——主流产品通常堆叠8至12层，进一步增加层数会导致良率骤降、散热恶化。为突破这一物理限制，韩国工业技术研究所与浦项科技大学联合团队开发出一种全新的芯片堆叠工艺，有望将HBM集成密度提升至商用产品的4倍。

核心内容

研究团队提出了一种基于超薄半导体芯片的堆叠技术，能够稳定地集成10层以上的超薄DRAM芯片。与现有HBM方案不同，该新工艺并非依赖传统的TSV及微凸点，而是采用了一种创新的键合与减薄方法：先将每层芯片减薄至极薄的厚度（远低于当前商用HBM芯片的厚度），再通过低温、高精度的对准与键合工艺逐层堆叠。由于芯片厚度大幅降低，堆叠总高度得以控制，且各层之间的电学连接和热传导路径得到优化，从而避免了多堆叠中常见的翘曲、开裂及信号串扰问题。

实验结果显示，采用该工艺制备的HBM原型，其存储单元密度约为当前三星、SK海力士等商用量产HBM产品的4倍。同时，该原型能够稳定运行，验证了多层超薄堆叠的可行性和可靠性。相关成果已在学术期刊《工程成果》（Engineering Outcomes）上发表。

关键要点

• 核心突破：实现10层以上超薄半导体芯片的稳定堆叠，大幅提升HBM集成密度。
• 密度提升：存储密度约为现有商用HBM的4倍，意味着同样封装体积下可提供4倍容量或带宽潜力。
• 技术路径：通过芯片减薄至常规厚度的数分之一，结合新型低温键合工艺，替代传统TSV+厚芯片方案。
• 性能保障：超薄堆叠在降低厚度同时改善了热管理，且未牺牲电学性能及可靠性。
• 评估结论：原型验证成功，论文已发表于《工程成果》，表明该技术具备工程可行性。

意义与影响

该项新工艺直接回应了AI加速器对更高带宽、更大容量存储的迫切需求。HBM作为GPU、TPU等AI芯片的紧耦合内存，其密度和能效决定了大型模型的训练与推理吞吐量。当前HBM3E产品已接近TSV工艺的物理极限，而该技术有望推动HBM进入超多层堆叠时代，使单颗GPU配备的HBM容量翻倍、带宽成倍增长，从而缓解“存储墙”瓶颈。

从产业角度看，若该工艺实现量产化，将可能改变HBM供应商的竞争格局：传统以TSV为核心的工艺路线或将面临革新，新的键合设备和材料供应商将获得机遇。对于AI芯片设计者而言，4倍密度提升意味着可以在不增加封装尺寸的情况下，集成数倍于当前容量的高带宽存储器，这对万亿参数级模型部署至关重要。不过，从论文到量产还需解决成本、良率和长期可靠性等工程挑战，后续研发值得持续关注。