三星展示 42nm 栅极间距的 3D 堆叠 FET：三重纳米片通道技术解读

背景

在半导体行业追求更高集成度的道路上，晶体管架构经历了从平面晶体管（Planar Transistors）到鳍式场效应晶体管（FinFETs），再到环绕栅极（Gate-All-Around, GAA）结构的不断演进。每一代技术的更迭都旨在更精确地控制电流。然而，随着逻辑器件对缩放（Scaling）的需求日益迫切，仅靠优化单个晶体管的控制能力已不足以应对挑战。

当前的核心瓶颈在于如何更高效地排列 n 型（n-type）和 p 型（p-type）晶体管。传统的逻辑电路中，这两种晶体管并排置于同一平面上。这种架构虽然在过去几十年中成功支撑了高性能半导体设备的发展，但在面对日益增长的晶体管密度需求时，其平面排列方式正逐渐触及物理极限。

三星电子半导体研究中心（Samsung Electronics' Semiconductor Research Center）在 2026 年 VLSI 研讨会（6 月 14–18 日举行）上提交了题为《首次展示栅极间距为 42nm 且具备三重堆叠纳米片通道以用于先进逻辑应用的 3D 堆叠 FET》的论文。该研究不仅获得了 8.29/10 的高分评审成绩（在 1000 多篇投稿中名列前茅），被评为“最佳论文”，还被选为 2026 年 VLSI 技术亮点之一，并收录于官方新闻资料包中。

核心内容

这项研究的核心在于提出并验证了 3D 堆叠 FET（3D Stacked FET） 技术，旨在通过垂直维度的整合来突破平面布局的物理限制。

1. 从二维到三维：垂直堆叠的逻辑 正如城市在土地资源稀缺时从横向扩张转向建设高层建筑一样，逻辑器件也需要利用垂直空间。3D 堆叠 FET 将 n 型和 p 型晶体管在垂直方向上堆叠，而非并排放置。这种架构允许在相同的芯片面积内容纳更多的晶体管，为下一代逻辑器件的缩放提供了新路径。GAA 架构天然支持这一转变，因为其纳米片通道（Nanosheet Channels）可以形成多层结构，为垂直堆叠和控制通道提供了技术基础。因此，3D 堆叠 FET 并非完全脱离 GAA 的新方向，而是 GAA 平台向三维空间演进的下一步。

2. 三大技术挑战与解决方案 尽管概念看似简单，但实现垂直堆叠面临着三大关键技术挑战，三星研究团队逐一提出了技术解决方案：

• 挑战一：确保足够的电流通路 通道是电流在晶体管中流动的路径。如果通道宽度不足，晶体管在开启时可能无法提供所需的驱动电流，从而限制器件性能。

  • 解决方案：三重堆叠纳米片通道（Triple-stacked Nanosheet Channels） 三星在 n 型和 p 型晶体管中均实现了三重堆叠的纳米片通道，并进行了垂直集成。通过堆叠多个纳米片通道，即使在高度紧凑的 footprint（占位面积）内，也能保持有效的通道宽度。这证明了 3D 堆叠 FET 不仅能提高密度，还能在垂直集成架构中提供足够的电流驱动能力。

• 挑战二：形成均匀且高结晶质量的多个通道层 通道宽度并非决定性能的唯一因素。即使通路宽阔，如果存在缺陷或结构不规则，电性能也会下降。在多层纳米片架构中，层与层之间在厚度、形状或晶体质量上的微小差异会导致电流流动不均匀，影响器件性能和一致性。

  • 解决方案：先进的外延生长技术（Advanced Epitaxial Growth） 在 GAA 器件中，纳米片通道是通过生长薄硅基晶体层形成的。本研究精确优化了外延生长工艺，实现了多层堆叠中高度均匀且无缺陷的纳米片通道。这确保了整个结构中通道质量的一致性，为未来 3D 堆叠 FET 的性能和均匀性奠定了关键基础。

• 挑战三：上下晶体管间的电气隔离 由于上下晶体管位置极近，必须防止不必要的电气相互作用。

  • 解决方案：中间介质隔离层（Middle Dielectric Isolation, MDI） MDI 不仅仅是简单的绝缘层，它作为关键边界分离上下晶体管，并为每个器件形成栅极堆叠提供结构参考。n 型和 p 型晶体管需要不同的栅极材料，在垂直堆叠架构中，精确控制 MDI 的位置和厚度至关重要。如果 MDI 太薄或位置不当，会导致上下晶体管间的电气耦合；如果太厚或不均匀，则会增加形成所需栅极结构的难度。因此，MDI 技术与堆叠技术本身同等重要。

关键要点

• 高规格认可：该研究成果在 2026 VLSI 研讨会论文评估中获得 8.29/10 的高分，被评为 Best Paper 及 Technical Highlights，展示了其在行业内的领先地位。
• 栅极间距突破：演示的 3D 堆叠 FET 实现了 42nm 的栅极间距（Gate Pitch），这是先进逻辑应用中的重要指标。
• 垂直集成优势：通过将 n 型和 p 型晶体管垂直堆叠，3D 堆叠 FET 在保持相同占位面积的情况下显著提高了晶体管密度，突破了传统平面排列的限制。
• 三重纳米片通道：通过在垂直方向堆叠三层纳米片通道，有效解决了紧凑布局下的电流驱动能力问题，确保了器件性能。
• 晶体质量一致性：通过优化的外延生长工艺，实现了多层纳米片通道的高均匀性和高结晶质量，避免了因层间差异导致的性能波动。
• MDI 隔离技术：引入了中间介质隔离层（MDI），精确控制上下晶体管间的电气隔离，防止串扰，并为栅极结构形成提供关键的结构参考。

意义与影响

这项研究标志着半导体制造从二维平面布局向三维垂直集成迈出了实质性的一步。

首先，它验证了 3D 堆叠 FET 作为 GAA 技术自然演进的可行性。随着摩尔定律逐渐逼近物理极限，单纯缩小平面尺寸已难以为继，垂直维度的利用成为提升集成度的关键途径。三星的这项演示表明，通过垂直堆叠，可以在不显著增加芯片面积的前提下，大幅提升逻辑器件的性能和密度。

其次，该研究解决了一系列复杂的制造工艺难题，包括多层通道的均匀生长、电流驱动能力的维持以及精密的电气隔离。这些技术突破为未来更先进节点（如 3nm 及以下）的逻辑芯片制造提供了重要的技术储备和参考路径。

最后，这一成果对于维持三星在先进半导体工艺领域的竞争力具有重要意义。通过展示在 42nm 栅极间距下实现三重堆叠纳米片通道的能力，三星证明了其在 3D 晶体管架构上的技术成熟度，有望为其在下一代高性能计算和人工智能芯片市场中占据有利地位奠定基础。