Verilog-Evolve：反馈驱动与技能演进的 Verilog 生成框架解读

背景

随着大语言模型（LLMs）在代码生成领域的深入应用，利用自然语言规范生成 Verilog 硬件描述语言代码已成为研究热点。然而，当前的主流流水线通常将代码生成视为一个孤立的采样过程，随后仅进行简单的功能检查。这种“生成即结束”的模式在实际的 RTL（寄存器传输级）设计中存在显著缺陷。

在真实的硬件设计流程中，仅仅“功能正确”是远远不够的。实用的 Verilog 代码必须满足以下严苛条件：

1. 可综合（Synthesizable）：能够被综合工具转换为逻辑门级网表。
2. 时序意识（Timing-conscious）：代码结构需考虑时钟频率和路径延迟，避免时序违例。
3. 下游友好（Downstream-friendly）：生成的代码应便于后续的综合、布局布线以及性能优化（如 GEMM 矩阵乘法模块的效率）。

现有的 LLM 生成方法往往缺乏对综合工具反馈、时序代理指标以及下游硬件目标的闭环优化机制，导致生成的代码虽然能通过仿真，但在实际流片或部署中可能面临效率低下或无法综合的问题。

核心内容

为了解决上述问题，研究人员提出了 Verilog-Evolve，这是一个反馈驱动的版本化 Verilog 精炼框架，旨在实现跨会话的技能演进。该框架的核心逻辑不再是一次性生成，而是通过多轮迭代、评估和版本管理来优化代码质量。

1. 反馈驱动的候选生成与评估

对于每一个设计任务，Verilog-Evolve 的工作流程如下：

• 多样化候选生成：系统首先生成多个细微差异的候选代码版本。
• 可执行反馈评估：这些候选代码并非仅靠静态检查，而是通过一系列可执行的工具链获取反馈：
  • 功能仿真：验证逻辑正确性。
  • Yosys 综合：检查代码的可综合性及逻辑资源占用。
  • ABC 时序代理：评估时序约束下的性能表现。
  • 可选 GEMM 指标：针对特定硬件加速场景（如矩阵乘法）的性能评估。
• 版本晋升机制：根据可配置的评分标准，系统会将表现最佳的候选代码晋升为“主要版本（Major Version）”，从而形成版本化的演进路径。

2. 跨任务技能演进

为了在不同任务间积累知识，Verilog-Evolve 引入了模块化技能指导机制：

• 技能检索：系统根据当前任务类型和历史反馈上下文，检索相关的“技能（Skills）”。这里的技能可以理解为针对特定硬件设计模式的最佳实践或代码片段。
• 技能进化：系统通过记录的历史日志，利用“创建（Create）”、“改进（Improve）”和“跳过（Skip）”决策机制，结合验证器报告，不断进化和优化候选技能。这意味着模型不仅能生成代码，还能“学习”如何更好地生成代码。

3. 实验验证

研究团队在 VerilogEval 基准测试以及混合精度 GEMM（通用矩阵乘法）任务上对 Verilog-Evolve 进行了评估。实验结果显示，该框架在开源综合工具、时序代理以及网表级 GEMM 目标下，显著提高了最终的功能成功率和版本晋升的稳定性，并生成了对下游硬件目标更友好的 RTL 代码。

关键要点

• 闭环反馈机制：突破了传统 LLM 代码生成的单向模式，引入了基于 Yosys 综合、ABC 时序代理和 GEMM 指标的多维度可执行反馈闭环。
• 版本化管理：通过“候选生成-评估-晋升”的流程，实现了 Verilog 代码的版本化精炼，确保最终交付的是经过多轮优化的稳定版本。
• 技能模块化与演进：将设计知识抽象为模块化技能，并通过历史记录进行动态创建、改进和筛选，实现了跨任务的技能积累与复用。
• 下游目标导向：不仅关注功能正确性，更强调代码对综合、时序和特定硬件加速场景（如 GEMM）的友好性，提升了代码的工程实用价值。
• 验证门控的技能进化：引入“验证门控（Validation-gated）”机制，进一步提升了 GEMM 下游任务的质量，在评估的技能模式中取得了最佳的下游得分和 GEMM 保留通过率。

意义与影响

Verilog-Evolve 的提出标志着 AI 辅助硬件设计从“辅助生成”向“自主优化”迈进了一步。其意义主要体现在以下几个方面：

1. 弥合 AI 生成与工程落地的鸿沟：通过整合工业界标准的综合工具（Yosys）和时序分析工具（ABC），该框架确保了 AI 生成的代码符合实际工程规范，解决了 LLM 生成代码“看似正确但无法综合”或“综合后性能极差”的行业痛点。
2. 提升硬件设计效率：版本化的精炼流程和技能演进机制，使得系统能够自动探索更优的代码结构，减少了人工调试和优化 RTL 代码的时间成本。
3. 推动特定领域硬件加速优化：在 GEMM 等关键计算模块上的优异表现，表明该方法能够针对特定的硬件加速需求进行深度优化，有助于提升 AI 芯片或加速器在矩阵运算中的能效比。
4. 为通用代码生成提供新范式：Verilog-Evolve 中“反馈驱动+技能演进”的架构，为其他对正确性和性能有极高要求的领域（如嵌入式 C 代码、Rust 系统编程）提供了可借鉴的技术路线，即利用工具链反馈来持续迭代和优化模型输出。

总之，Verilog-Evolve 不仅是一个针对 Verilog 生成的工具，更是一个将大语言模型与传统 EDA（电子设计自动化）工具链深度融合的框架，为下一代智能硬件设计流程奠定了重要基础。